Laporan Akhir 1

Laporan Akhir 1
(Percobaan 1 Serial In/Serial Out, Paralel In/Serial Out, dan 
Paralel In/Paralel Out Shift Register dengan Kapasitas 4 bit)

1. Jurnal [Kembali]



Gambar 1.1. Jurnal Percobaan


2. Alat dan Bahan [Kembali]
  • Saat pratikum:
a.Panel DL 2203D 
b.Panel DL 2203C 
c.Panel DL 2203S
Gambar 2.1. Modul De Lorenzo

d. Jumper
Gambar 2.2. Jumper


 

  • Pada Proteus: 

1. IC 74111


Gambar 2.3. IC 74111


        
2. Gerbang AND
Gambar 2.4. Gerbang AND
 

3. Gerbang AND
Gambar 2.4. Gerbang NOT


4. Switch (SW-SPDT)

Gambar 2.6. Switch
          

5.  Logicprobe

Gambar 2.7. Logis Probe




3. Rangkaian Simulasi [Kembali]



3.1 Gambar Rangkaian Simulasi pada modul De Lorenzo


4. Prinsip Kerja Rangkaian [Kembali]
    Pada rangkaian ini, IC yang digunakan yaitu IC 74111 yang merupakan IC J-K flip-flop. Semua switch pada rangkaian ini dihubungkan pada sumber vcc, sehingga semua pin berlogika 1. Untuk mengubah-ubah data yang ingin dikirim, kita dapat merubah sakelar SPDT 6 (SW 6) yang mana sakelar ini merubakan input dari pin J dan pin K yang telah diinverter, sehingga tidak akan diperoleh kondisi toggle atau kondisi flip-flop tidak berubah.
    Berdasarkan percobaan yang telah dilakukan, untuk kondisi 1 menghasilkan rangkaian shift register jenis SISO. Konidisi 2 menghasilkan shift register jenis SIPO. Konidisi 3 menghasilkan shift register jenis PISO. Konidisi 2 menghasilkan shift register jenis PIPO.


5. Video Rangkaian [Kembali]





6. Analisa [Kembali]





7. Link Download [Kembali]
  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC 74111 [klik disini]
  • Download Datasheet Gerbang AND [klik disini]
  • Download Datasheet Gerbang NOT [klik disini]
  • Download Datasheet Switch [klik disini]