Laporan Akhir 2

Laporan Akhir 2
(Percobaan 2 T flip flop)

1. Jurnal [Kembali]



Gambar 1.1. Jurnal



2. Alat dan Bahan [Kembali]
  • Saat pratikum:
a.Panel DL 2203D 
b.Panel DL 2203C 
c.Panel DL 2203S
Gambar 2.1. Modul De Lorenzo

d. Jumper
Gambar 2.2. Jumper


 

  • Pada Proteus: 

1. IC 74LS112 (JK filp flop)

Gambar 2.3. IC 74LS112

           
2. Switch (SW-SPDT)

Gambar 2.4. Switch
          

3.  Logicprobe

Gambar 2.5. Logis Probe




3. Rangkaian Simulasi [Kembali]

Gambar 3.1 Rangkaian Simulasi pada Modul De Lorenzo




Gambar 3.2 Rangkaian Percobaan 2



4. Prinsip Kerja Rangkaian [Kembali]
        Rangkaian T flip-flop mirip dengan J-K flip-flop, tetapi pada T flip-flop, input J dan K digabung menjadi satu. Seperti J-K flip-flop, tabel kebenaran T flip-flop berlaku saat input R-S dinonaktifkan. Dalam kondisi aktif low, jika R adalah 0 dan S adalah 1, pin R aktif, sehingga terjadi reset (Q=0 dan Q'=1). Jika input R-S tidak dinonaktifkan, output mengikuti tabel kebenaran R-S flip-flop. Saat R dan S dinonaktifkan, output mengikuti tabel kebenaran T flip-flop. Output T flip-flop akan berubah saat input clock mengalami fall time, yaitu saat input beralih dari high (1) ke low (0). T flip-flop hanya akan berubah jika input T (pin J dan K) diberi high (1), yang disebut keadaan toggle; jika diberikan input 0 (low), output tidak berubah.   


5. Video Rangkaian [Kembali]






6. Analisa [Kembali]




Gambar 6.1. Analisa


7. Link Download [Kembali]
  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet  IC 74LS112 [klik disini]
  • Download Datasheet Switch [klik disini]