Tugas Pendahuluan 1
Percobaan 1 kondisi 21
- J-K Flip-Flop
Rangkaian J-K flip-flop adalah pengembangan dari R-S flip-flop. Tabel kebenaran J-K flip-flop berlaku saat input R-S dinonaktifkan. Pada gambar rangkaian, input R-S aktif dalam kondisi low, sedangkan input R dan S yang diterapkan adalah 1. Ini membuat output flip-flop sesuai dengan tabel kebenaran J-K flip-flop. Output J-K flip-flop akan berubah saat clock mengalami fall time, yaitu saat input berpindah dari high (1) ke low (0). Dalam rangkaian ini, input J dan K keduanya 0, sehingga output flip-flop tetap tidak berubah, sesuai dengan tabel kebenarannya. Rangkaian J-K flip-flop memiliki kondisi toggle (berlawanan dengan sebelumnya) ketika input J dan K keduanya 1.
- D Flip-Flop
Rangkaian D Flip-Flop mirip dengan rangkaian R-S flip-flop, tetapi input R terlebih dahulu melewati gerbang NOT. Seperti pada rangkaian J-K flip-flop, D flip-flop juga dalam keadaan dinonaktifkan, sehingga outputnya sesuai dengan tabel kebenaran D flip-flop. Output D flip-flop berubah saat input clock mengalami rise time, yaitu ketika input berpindah dari low (0) ke high (1). Dalam rangkaian ini, input clock (B6) dan D (B5) adalah 0, sehingga outputnya menjadi 0 (Q) dan 1 (Q').